2021年第1期通信与广播电视9
基于AXI-DMA总线控制器的HDMI视频 多帧缓存架构处理系统设计
贾庆生**魏伟〃张楷龙沈佳洁
摘 要
随着高清音视频产业的快速发展，视频信号处理系统对图像的编解码处理和传 输提出了低时延、高带宽的要求。目前越来越多的高速实时图像采集系统，不仅信 号的采集速率越来越高，而且图像数据量也越来越大，因此设计一种高速大容量的 图像数据缓存及传输系统具有十分重要的意义。针对这一问题，本文提出了一种视 频多帧缓存架构处理系统，利用FPG A作为视频信号系统处理平台的核心，通过读 取标准视频流FHD(1920 * 1080@ 60H z)图像信号进行解码，并经过AXI-DMA 总线进入DDR3内存设备中并缓存三帧，然后通过A X I-D M A总线将DDR3中缓存 数据读出到FPG A的内存控制器的F IF O中，最后通过数据编码实现HDM I格式输 出和显示。本处理系统依托于F P G A的A X I-D M A总线控制器与D D R设备高速信 号的传输和处理的效率，具有低时延和高带宽的信号处理特点，广泛应用于工业显 示和实时监控等专业显示领域。
关键词：FPGA HDMI AXI-DMA FHD多帧缓存
Design of HDMI Video Multi-frame Buffer Architecture
Processing System Based on AXI-DMA Bus Controller
Jia Qingsheng Wei Wei Zhang Kailong Shen Jiajie
Abstract
With the rapid development of high-definition audio and video industry,video signal processing systems requires low- latency and high- bandwidth for image encoding and decoding processing and transmission.At present,there are more and more high-speed real-tim e image acquisition systems with increasing higher signal acquisition rate and larger image data volume.Therefore,it is very important to design an image data buffering and transmission system with high speed and large capacity.Aiming at the problem,this
* 作者系南京熊猫电子制造有限公司工程师
* * 作者系南京熊猫电子制造有限公司高级工程师
* * * 作者系南京熊猫电子制造有限公司助理工程师
* * * * 作者系南京熊猫电子制造有限公司助理工程师
10通信与广播电视2021年第1期
article puts forward a video multi-frame buffer architecture processing system which uses
FPGA as the core of the video signal system processing platform to decode FHD ( 1920 *
1080@ 60Hz)image signal by reading standard video stream,and enters DDR3 memory
device through AXI-DM A bus.Three frames are buffered in parallel,and the buffered
data in DDR3 is read into the FIFO of the FPGA memory controller.Finally,the HDMI
format output and display are realized through data encoding.The processing system relies
on the high-speed signal transmission and processing efficiency of the FPGA's AXI-DMA
bus controller and DDR equipment,with the features of low-latency and high-bandwidth
for signal processing.It is widely used in professional display fields such as industrial dis
play and real-time monitoring.
Keywords：FPGA HDMI AXI-DMA FHD Multi-frame buffer
一、弓I g
视频处理技术的应用范围变得越来越广泛，在军事、工业和交通领域等专业显示领域应 用越来越重要[|]。随着视频图像数据带宽越来越大，对高清视频信号系统的处理速率和吞 吐量有着更高的需求。在某些特殊的应用如视频监控显示或者低时延的高速视频信号处理应 用场合，对视频的实时性要求越来越高，视频处理系统的带宽和速率成为决定系统总体性能 的关键指标[2]。然而根据行业需求的不同，图像帧数也不同，如何对大型视频多帧图像信 息进行处理，并解决系统处理速度慢、数据量带宽大导致系统出现延时成为该领域亟待解决 的问题对此，本文提出并设计了基于AXI-DMA总线控制器架构的视频多缓存架构处理 系统实现大型多帧图像信息处理，主要采用了单次传输128b it数据带宽，在100M时钟下，可以实现最大1600MB/S数据带宽视频信号传输，可以有效的提高视频系统处理的数据吞吐 量，降低系统时延，满足高清多帧视频信号高性能处理的要求。
二、A X I-D M A控制技术
目前，AXI总线协议是ARM公司推出的AMBA3.0 (高级微控制器总线架构）协议中最 重要的部分，主要
的面向对象为高性能、高带宽、低时延的片内总线[4]。该总线兼容AHB 总线和APB总线接口，主要特点为分离的地址、控制和数据通道，采用直接选通的方式支 持不对齐数据的传输，基于burst transaction的数据传输，主机只需提供首地址、分离的读写 数据通道，能支持低功耗的丨)MA，支持outstanding transaction，支持乱序，易于通过寄存器 达到时序收敛|5'6]。AXI-DMA控制器技术为直接存储控制技术，该技术不需要通过处理器 的参与和控制，而是基于AXI总线实现外设与内部存储或缓存之间的数据通信[〃]。本文实 现的视频处理系统主要通过AXI-DMA总线控制技术实现内部的FIFO与外部DDR内存进行 直接的数据访问和控制，从而大幅提升系统内数据传输的速率和数据传输带宽。如图1所 示，为AXI-DMA控制器的内部模块框图。
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图1A X I-D M A内部结构框图
三、系统硬件平台
本系统的硬件平台是基于XILINX XC7K325TK7系列的FPG A芯片为核心控制器模块，并搭载控制器配置模块电路、HDMI输人/输出接口功能模块电路、存储器模块电路、系统 电源模块电路以及外设接口模块平台来实现高清视频信号的缓存和处理功能。如图2所示，本系统采用了 XC7K325T-900芯片作为主核心处理和控制器，该芯片具有326080个逻辑单 元，最大分布式RAM大小约为4M，内部块RAM大小约为16M，具有16个G TX高速数据 传输Serdes接口，单通道最大传输带宽达12.5Gbps，并支持H R和HP BA N K电压电平标 准。该芯片作为一款高性能的现场可编程FPGA，通过灵活配置组合的可编程资源，用于实 现输人输出接口、通用数字逻辑、存储器、数字信号处理、时钟管理等多种功能，同时提供 了丰富的专用时钟与布线资源，实现复杂、高速的数字逻辑电路，满足本文设计的高带宽视 频信号多缓存架构处理系统的功能需求。配置模块电路主要是完成FPGA工作条件的基本配 置功能，确保FPG A芯片正常工作的配置电路，具体包括系统时钟工作时钟和复位设计、系统程序下载模式配置以及X ADC功能设计。本系统中，采用有源200M差分晶振时钟作为 FPGA输入系统时钟，经过FPGA MRCC进入全局时钟网络供系统使用。由于本系统无需对 上电后外设的配置时间和速度作严格的限制，故配置电路设计为主MASTER S P I实现上电后 程序的下载和系统的启动。XADC接口主要是通过FPG A内部的XADC模块实现外部A D信 号的采集和转换，或可直接获取芯片结温和FPG A的若干供电电压（7系列不包括VCCO), 用于监控FPG A内部状况。存储模块电路包括DDR3模块、QSPI FLASH模块和EEPROM模 块
设计。其中，DDR3存储模块电路用于缓存视频流数据实现数据处理，具体采用镁光 MT41K256M16TW-107芯片，内存空间大小共1GB。DDR3数据主频高达1600MHz，数据带 宽最高可达1600M Hz*32bit，约为6.2GB/s，由于本系统输人信号为1920 *1080@60H z的FH D图像带宽约356MB/S，故可以满足本系统的缓存处理规格要求。Q S P IF lash模块选用
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SPANSION公司的S25FL256S芯片，容量大小为256Mbit，用于FPG A程序的存储，处理系 统通过S P I接口实现上电后程序运行。EEPROM模块用于存储H D M I设备的E D ID信息，实 现在H D M r源设备通过读取目标设备的E D ID信息从而发送相应参数的目标图像信号。HDM I输出输人接口电路设计主要是针对实现FPG A与HDM丨接口的TM D S电平信号的发送 和接收。其他外设接口模块包括调试接口模块、RJ45模块、按键模块用于系统与外部信号 进行交互和调试。系统的电源模块设计主要是实现FPG A的高速GTX接口、D D R模块、辅 助A U X通道、普通I/O ban k的工作以及FPG A核工作电压等其他外设模块供电。并且，对 于7系的FPGA而言，系统的上电时序要求为核供电—辅助供电—10 b a n k高速口的上电 时序可以稍晚于或者与核同时供电。
图2视频多缓存架构处理系统硬件方案框图
四、设计验证
如图3所示，本文实现的处理系统在HDM I信号输入解码过程中，主要在系统时钟的控 制下，将接收到的HDM丨串行TM D S电平数据信号解码成24bitR G B图像数据以及像素时钟 信号pixelclk、行同步信号H S、场同步信号V S及有效显示数据选通信号DE。其中，输人的 TM DS时钟信号通过时钟恢复模块产生148. 5M的像素时钟P ixelclk和5倍像素时钟的串行时 钟Serialclk。如图4所示，在H D M I信号TM D S电平数据输出包括数据编码和并串转换两部 分。编码过程为解码过程的逆向过程，主要是将24位R G B图像像素数据和控制信号以及时 钟信号通过编码器编码为40b it的并行信号，然后通过O SERD ESE2串化器按照10 : 1方式 转化为3对差分的TM D S串行数据信号和1对差分时钟信号。同时，并转串过程所生成的串
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行数据速率是实际像素时钟速率的10倍。由于采用D D R的模式，故采用5倍像素时钟Seri-a ld k实现并行数据信号的串行化转换，图5为TMDS发送端RTL逻辑模块框图。
图3 TMDS信号编解码系统模块图
Pixel Q kx5 •
Pixel O k _
Video Source
R[7:0]
G[7：〇]|
B[7:〇l
hdmi连接电视VSYNC
HSYNC HDMI
Audio/Aux"
data Aux0[3:0]^
ADE
TMDS(8B)
CTRL(2B)
TERC4(4B)
Encoder
OBUFDS
RED[9:0]
GREEN[9:0]
BLUE【9:0】
OSERDESE2
DDR
10:1
Convertor
Serializer
10'b l l l l l
r
i
~T1
-----1
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—1-
11
♦T M^>
1
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T M^>
1
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1
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R+
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G+
G-
B+
B-
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Clk-图4 TMDS
发送端信号系统框图
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