VCS命令详解(一):编译命令
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VCS命令详解（⼀）：编译命令
VCS仿真命令详解
本⽂中所有命令基于VCS2014版
编译时候的命令（按字母排序）
A
-ams：允许在VCS两步模式下使⽤Verilog-AMS代码。
-ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离散规则。
-ams_iereport：在VCS 两步模式下提供⾃动插⼊的连接模块（AICM）信息。
-as ：指定备⽤汇编器。仅适⽤于增量编译模式，这是默认设置。 IBM RS / 6000 AIX不⽀持。
-ASFLAGS ：将选项传递给汇编器。IBM RS / 6000 AIX不⽀持。
-assert <keyword_argument>
keyword_argument如下
disable_cover：禁⽤SVA覆盖率的报表。
dumpoff：禁⽌在VPD波形⽂件中存储SVA信息。
dve：在您加载到DVE中的VPD⽂件中启⽤SystemVerilog断⾔跟踪。 通过此跟踪，您可以查看断⾔图。
enable_diag：使⽤运⾏时选项进⼀步控制SystemVerilog断⾔结果报告。
filter_past：忽略包含尚未超过历史记录阈值的过去运算符的SystemVerilog断⾔⼦序列。
vpiSeqBeginTime：使您能够查看使⽤Debussy时SystemVerilog断⾔序列开始的仿真时间。
vpiSeqFail：使您可以查看使⽤Debussy时SystemVerilog断⾔序列不匹配的仿真时间。
+acc + 1 | 2 | 3 | 4
旧样式的⽅法可在整个设计中启⽤PLI ACC功能。
1启⽤除断点和延迟注释之外的所有功能。
2启⽤1启⽤的功能，再加上⽹络和寄存器的值更改的断点。
3启⽤2启⽤加上模块路径延迟注释。
4启⽤3启⽤加上门延迟注释。
+ad = <；分区⽂件名>：指定⽤于混合信号仿真的分区⽂件。
+allmtm：允许您在运⾏时使⽤+ mindelays，+ maxdelays或+ typdelays运⾏时选项指定min：typ：max延迟值三重态中已编译SDF ⽂件中的哪些值。
+applylearn [+ <⽂件名>]：编译您的设计以仅启⽤在先前的设计仿真过程中进⾏调试操作所需的ACC功能。+ vcs + learn + pli运⾏时选项在名为pli_learn.tab的⽂件中记录了使⽤ACC功能的位置。如果不更改⽂件名或位置，则可以从此选项中省略+ <⽂件名>。
+autoprotect [<⽂件后缀>]：创建⼀个受保护的源⽂件；所有模块均已加密。
+auto2protect [<⽂件后缀>]：创建⼀个受保护的源⽂件，该⽂件不对模块头中的端⼝连接列表进⾏加密；所有模块均已加密。
+auto3protect [<⽂件后缀>]：创建⼀个受保护的源⽂件，该⽂件不加密模块头中的端⼝连接列表或第⼀个端⼝声明之前的任何参数声明；所有模块均已加密。
B
+bidir + 1：告诉VCS在到双向注册混合信号⽹络时完成编译。
C
-C：在⽣成中间C或汇编代码之后停⽌。
-cc：指定和替代C编译器。
-CC：与-CFLAGS相同。
-CFLAGS：将选项传递给C编译器。 允许使⽤多个-CFLAGS。 允许传递C编译器优化级别。
-cm line|cond|fsm|tgl|branch|assert
指定针对指定的覆盖率类型进⾏编译。 参数指定了覆盖范围的类型:
line：编译⾏覆盖率
cond：编译条件覆盖率
fsm：编译状态机覆盖率
tgl：编译翻转覆盖率
branch：编译分⽀覆盖率
assert：编译断⾔覆盖率
如果您希望VCS编译多种类型的Coverage，使⽤加号（+）作为参数之间的分隔符
例如：
-cm line + cond + fsm + tgl
-cm_assert_hier ：将断⾔覆盖率的范围限制为指定⽂件中。
-cm_cond
由⼀个或多个参数指定的修改后的条件覆盖率：
basic：只有逻辑条件，没有多个条件。
std：仅逻辑和敏感条件。
full：完整的逻辑和⾮逻辑，多种情况，不敏感条件。
allops：逻辑和⾮逻辑条件。
event：事件控制的敏感列表位置中的信号都是条件。
anywidth：启⽤需要超过32位的条件
for：如果启⽤for循环，则启⽤条件。
tf：在⽤户定义的任务和功能中启⽤条件。
sop：条件SOP覆盖率⽽不是敏感条件。还告诉VCS，当它读取包含按位XOR和〜^按位XNOR运算符的条件表达式时，会将表达式简化为否定和逻辑AND或 OR。
-cm_constfile ：指定列出信号和0或1值的⽂件。 VCS会针对线路和条件覆盖范围进⾏编译，就好像这些信号永久处于指定值，并且您包含了-cm_noconst选项⼀样。
-cm_count：启⽤cmView执⾏以下操作： 在翻转覆盖范围中，不仅信号是否从0切换到1以及从1切换到0，还切换了信号切换的次数。在FSM覆盖范围中，不仅FSM是否达到状态都具有这种过渡，⽽且它的执⾏次数在条件覆盖率中，不仅要满⾜是否满⾜条件，还要满⾜条件的次数在⾏覆盖率中，不仅要执⾏⼀条线，还要执⾏多少次。
-cm_dir <directory_path_name>：指定coverageDatabase⽬录的备⽤名称和位置。
-cm_fsmcfg ：指定状态机覆盖率配置⽂件。
-cm_fsmopt <keyword_argument>：
关键字参数如下：
allowTemp：当对持有当前状态的变量进⾏间接分配时，允许提取FSM。
optimist：指定当VCS在FSM覆盖范围内提取FSM时识别⾮法过渡。 然后，cmView会在报告⽂件中报告⾮法转换。
report2StateFsms：默认情况下，VCS不会提取两个状态的FSM。 此关键字告诉VCS提取它们。
reportvalues：指定报告保存⼀个“热”或“热位” FSM的当前状态的reg的值转换，其中存在⽤于保存当前和下⼀状态的信号的位数的参数。
reportWait：当为保持当前状态的信号分配了相同的状态值时，使VCS能够监视过渡。
reportXassign：允许提取状态包含X（未知）值的FSM。
-cm_fsmresetfiltser ：过滤出由if语句控制的赋值语句中的过渡，其中条件表达式（紧跟关键字if）是您在⽂件中指定的信号。
-cm_hier ：在为⾏，条件，FSM或翻转覆盖率进⾏编译时，指定⼀个配置⽂件，该⽂件指定模块定义，源⽂件或模块实例及其⼦层次结构，您希望VCS从覆盖范围中排除它，或者将其作为为覆盖⽽编译的设计的唯⼀部分。
-cm_ignorepragmas：告诉VCS忽略覆盖率指标的语⽤表。
-cm_libs yv|celldefine：当包含yv参数时，指定为Verilog库中的coverage源⽂件进⾏编译。当包含celldefine参数时，指定在
`celldefine编译器指令下的coverage模块定义的编译。您可以使⽤加号（+）分隔符指定两个参数。
签证有效期-cm_line contassign：启⽤⾏覆盖以进⾏连续分配。
-cm_name ：作为编译时或运⾏时选项，指定中间数据⽂件的名称。
-cm_noconst：告诉VCS不要监视由于信号始终为1或0值⽽永远⽆法满⾜的条件或永远⽆法执⾏的线路。
-cm_pp [gui]|[batch]
告诉VCS启动cmView，默认情况下启动cmView n批处理模式以写⼊报告：
gui：指定启动cmView图形⽤户界⾯，⽽不是编写报告。
batch：指定以批处理模式启动cmView以编写报告。此关键字参数不是必需的，因为批处理模式是默认条件。
您在此选项及其参数的右侧输⼊cmView命令⾏选项。
-cm_resetfilter：您可以在由if语句控制的分配中过滤掉FSM覆盖范围转换，其中条件表达式（在if关键字之后）是您在⽂件中指定的信号。 可以在任何模块或⽂件中指定的模块上的指定信号上进⾏过滤。 您还可以指定FSM以及信号是真还是假。
-cm_tglfile ：指定在运⾏时显⽰⽂件中输⼊的顶级模块实例指定的⼀个或多个⼦层次结构的总切换计数。
-cm_tgl mda：为Verilog 2001和SystemVerilog未打包的多维数组启⽤翻转覆盖。
-cpp：指定⼀个C ++编译器。
+charge_decay：使trireg⽹络中的电荷衰减。如果将trireg连接到晶体管开关（双向传递），例如tran，rtran，tranif1或rtranif0，则电荷衰减将不起作⽤。
+ cli + [<；模块名称> =] 1 | 2 | 3 | 4
启⽤CLI调试。
1使您可以查看⽹络和寄存器的值以及将值存⼊寄存器。
2还启⽤⽹络和寄存器的值更改的断点。全国二卷
3还使您能够在⽹上强制赋值。
4还使您可以在寄存器上强加⼀个值。
您可以指定模块以仅对模块实例启⽤CLI调试。
+ cliedit：使您可以使⽤UNIX GNU命令⾏编辑界⾯输⼊CLI命令。有关下载和设置信息，请参见《 VCS / VCSi⽤户指南》。
+ csdf +预编译：将SDF⽂件预编译为⼀种格式，供VCS在编译Verilog代码时进⾏解析。
+ csdf + precomp + dir + <⽬录>：指定您要VCS在其中写⼊预编译的SDF⽂件的⽬录路径。联欢会串词
+ csdf + precomp + ext + ：指定在预编译的SDF⽂件的⽂件扩展名之外添加“ _c”字符串的替代⽅法。
D
-debug：启⽤UCLI命令和DVE的使⽤。
-debug_all：启⽤UCLI和DVE的使⽤。 还启⽤⾏步进。
-doc：启动浏览器以显⽰VCS / VCSi⽂档的HTML⽂件。
-dve_opt <dve_option>：您可以使⽤称为-dve_opt的参数将DVE参数从simv传递到DVE。 每个DVE参数必须在-dve_opt参数之后。 如果参数需要其他选项，则需要使⽤=号（例如-dve_opt -session = fil
+define+<macro_name>=value：定义⽂本宏。使⽤`ifdef编译器指令在Verilog源代码中测试此定义。
+delay_mode_distributed：指定忽略模块路径延迟，并且仅在所有门，开关和连续分配上使⽤延迟规范。
+delay_mode_path： 对于具有指定块的模块，请忽略所有门和开关上的延迟规范，并仅在连续分配时使⽤模块路径延迟和延迟规范。
+delay_mode_unit ：指定忽略模块路径延迟，并将所有门，开关和连续分配上的所有延迟规范更改为源代码中所有`timescale编译器指令的最短时间精度参数。
+delay_mode_zero：将所有门，开关和连续分配上的所有延迟规格更改为零，并将所有模块路径延迟更改为零。
+deleteprotected： 进⾏源代码保护时，允许覆盖现有⽂件。
E
-e <new_name_for_main>：指定PLI应⽤程序中main（）例程的名称。
+error+ n
使您可以在编译时将最⼤NTB错误数增加到n.
F
-f ：指定⼀个⽂件，其中包含源⽂件的路径名列表和编译时选项。
-F ：与-f选项相同，但是允许您指定⽂件的路径，并且⽂件中列出的源⽂件不必是绝对路径名。
-file filename：此选项⽤于解决使⽤-f或-F选项指定的⽂件中的条⽬时可能遇到的问题。 该⽂件可以包含更多的编译时选项和不同类型的⽂件。 它可以包含⽤于控制编译的选项以及PLI选项和⽬标⽂件。 您还可以在此⽂件中使⽤转义字符和元字符，例如$，`和！。 并且它们会扩展，例如：
-CFLAGS ‘-I$VCS_HOME/include’
/my/pli/code/$ PROJECT/treewalker.o
-P /my/pli/code/$PROJECT/treewalker.tab
-full64：在64位模式下编译设计，并创建⼀个64位可执⾏⽂件以在64位模式下进⾏仿真。
G
-gen_asm：指定⽣成中间汇编代码。 IBM RS / 6000 AIX不⽀持。
-gen_c：指定⽣成中间C代码。 这是IBM RS / 6000 AIX中的缺省值。
-gen_obj：⽣成⽬标代码； 在Linux，Solaris和HP平台上默认为IBM RS / 6000 AIX不⽀持。
H
-h or -help：列出最常⽤的编译时和运⾏时选项的描述。
I
-ID：显⽰计算机的主机ID或加密狗ID。
-ignore <keyword_argument>：
关键字参数如下：
unique_checks：禁⽌显⽰有关SystemVerilog unique if和unique case语句的警告消息。
priority_checks：禁⽌显⽰有关SystemVerilog优先级if和优先级案例的警告消息。
all：禁⽌显⽰有关SystemVerilog独特的if，unique case，priority if和priority case语句的警告消息。
+incdir + <⽬录> ：指定⽬录，该⽬录包含使⽤`include编译器指令指定的⽂件。 您可以指定多个⽬录，并⽤+字符分隔每个路径名。
+libext + <；扩展名>：指定VCS仅在具有指定扩展名的Verilog库⽬录中搜索源⽂件。您可以指定多个扩展名，并⽤+字符分隔每个扩展名。例如，+ libext ++。v指定不带扩展名的搜索库⽂件和带.v扩展名的库⽂件。输⼊-y选项时，请输⼊此选项。
出乎意料的高兴+liborder：指定在vcs命令⾏后的库中搜索模块定义，该库中包含⼀个未解决的实例，然后在vcs命令⾏中使⽤未解决的实例搜索该库之前的库。
+librescan指定始终使⽤vcs命令⾏上指定的第⼀个库开始搜索未解析的模块定义。
+libverbose： 当VCS在Verilog库⽬录中的源⽂件中到模块定义时，告诉VCS显⽰⼀条消息，该消息可解析VCS在源⽂件，库⽂件或库⽬录中的另⼀个⽂件中读取的模块实例化语句。
+lint = [no] ID | none |all，…：启⽤或禁⽤有关您的Verilog代码的Lint消息。
J
-j<number_of_processes>：指定⽤于并⾏编译的进程数。 j字符和数字之间没有空格。
L
-l ：（⼩写L）指定⽇志⽂件，如果您包括-R，-RI或-RIG选项，则VCS将在其中记录编译消息和运⾏时消息。
-ld ：指定备⽤链接器。
-LDFLAGS ：将选项传递给链接器。仅适⽤于增量编译模式。
-line：在DVE中启⽤单步执⾏代码和源⾏断点的功能。
-lmc-swift：启⽤LMC SWIFT接⼝。
-lmc-swift-template <swift_model_name>：为SWIFT模型⽣成Verilog模板。
-l：将库链接到⽣成的可执⾏⽂件。
-load <shared_VPI_library>:<registration_routine>：指定VPI应⽤程序在共享库中的注册例程。
M
耳的组词
-Marchive=<number_of_module_definitions>：告诉链接器创建包含指定数量的模块定义的临时对象⽂件。如果链接器命令⾏上的⽬标⽂件过多导致命令⾏缓冲区溢出，请使⽤此选项

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