关于半导体工艺节点演变,看这一篇就够了
关于半导体⼯艺节点演变，看这⼀篇就够了
在摩尔定律的指导下，集成电路的制造⼯艺⼀直在往前演进。得意与这⼏年智能⼿机的流⾏，⼤家对节点了解甚多。例如40nm、28nm、20nm、16nm等等，但是你知道的这些节点的真正含义吗？你知道他们是怎么演进的吗？我们来看⼀下这个报道。
⾸先解析⼀下技术节点的意思是什么。
常听说的，诸如，台积电16nm⼯艺的Nvidia GPU、英特尔14nm⼯艺的i5，等等，这个长度的含义，具体的定义需要详细的给出晶体管的结构图才⾏，简单地说，在早期的时候，可以姑且认为是相当于晶体管的尺⼨。
为什么这个尺⼨重要呢？因为晶体管的作⽤，简单地说，是把电⼦从⼀端(S)，通过⼀段沟道，送到另⼀端(D)，这个过程完成了之后，信息的传递就完成了。因为电⼦的速度是有限的，在现代晶体管中，⼀般都是以饱和速度运⾏的，所以需要的时间基本就由这个沟道的长度来决定。越短，就越快。这个沟道的长度，和前⾯说的晶体管的尺⼨，⼤体上可以认为是⼀致的。但是⼆者有区别，沟道长度是⼀个晶体管物理的概念，⽽⽤于技术节点的那个尺⼨，是制造⼯艺的概念，⼆者相关，但是不相等。
在微⽶时代，⼀般这个技术节点的数字越⼩，晶体管的尺⼨也越⼩，沟道长度也就越⼩。但是在22nm节
点之后，晶体管的实际尺⼨，或者说沟道的实际长度，是长于这个数字的。⽐⽅说，英特尔的14nm的晶体管，沟道长度其实是20nm 左右。
根据现在的了解，晶体管的缩⼩过程中涉及到三个问题，分别是：
第⼀，为什么要把晶体管的尺⼨缩⼩？以及是按照怎样的⽐例缩⼩的？这个问题就是在问，缩⼩有什么好处？
第⼆，为什么技术节点的数字不能等同于晶体管的实际尺⼨？或者说，在晶体管的实际尺⼨并没有按⽐例缩⼩的情况下，为什么要宣称是新⼀代的技术节点？这个问题就是在问，缩⼩有什么技术困难？
第三，具体如何缩⼩？也就是，技术节点的发展历程是怎样的？在每⼀代都有怎样的技术进步？这也是题主所提的真正的问题。在这⾥我特指晶体管的设计和材料，前⾯已经说明过了。
下⾯尽我所能来回答，欢迎指正。
为什么要缩⼩晶体管尺⼨？
第⼀个问题，因为晶体管尺⼨越⼩，速度就越快。这个快是可以直接翻译为基于晶体管的集成电路芯⽚的性能上去的。下⾯以微处理器CPU为例，⾸先上图，来源是《40 Years of Microprocessor Trend Data》
这张图的信息量很⼤，这⾥相关的是绿⾊的点，代表CPU的时钟频率，越⾼当然越快。可以看出直到2004年左
这张图的信息量很⼤，这⾥相关的是绿⾊的点，代表CPU的时钟频率，越⾼当然越快。可以看出直到2004年左
阜新景点
右，CPU的时钟频率基本是指数上升的，背后的主要原因就是晶体管的尺⼨缩⼩。
另外⼀个重要的原因是，尺⼨缩⼩之后，集成度（单位⾯积的晶体管数量）提升，这有多个好处，⼀来可以增加芯⽚的功能，⼆来更重要的是，根据摩尔定律，集成度提升的直接结果是成本的下降。这也是为什么半导体⾏业50年来如⼀⽇地追求摩尔定律的原因，因为如果达不到这个标准，你家的产品成本就会⾼于能达到这个标准的对⼿，你家就倒闭了。
还有⼀个原因是晶体管缩⼩可以降低单个晶体管的功耗，因为缩⼩的规则要求，同时会降低整体芯⽚的供电电压，进⽽降低功耗。
但是有⼀个重要的例外，就是从物理原理上说，单位⾯积的功耗并不降低。因此这成为了晶体管缩⼩的⼀个很严重的问题，因为理论上的计算是理想情况，实际上，不仅不降低，反⽽是随着集成度的提⾼⽽提⾼的。在2000左右的时候，⼈们已经预测，根据摩尔定律的发展，如果没有什么技术进步的话，晶体管缩⼩到2010左右时，其功耗密度可以达到⽕箭发动机的⽔平，这样的芯⽚当然是不可能正常⼯作的。即使达不到这个⽔平，温度太⾼也会影响晶体管的性能。
事实上，业界现在也没有到真正彻底解决晶体管功耗问题的⽅案，实际的做法是⼀⽅⾯降低电压（功耗与电压的平⽅成正⽐），⼀⽅⾯不再追求时钟频率。因此在上图中，2005年以后，CPU频率不再增长，性能的提升主要依靠多核架构。这个被称作“功耗墙”，⾄今仍然存在，所以你买不到5GHZ的
处理器，4G的都⼏乎没有。
以上是三个缩⼩晶体管的主要诱因。可以看出，都是重量级的提升性能、功能、降低成本的⽅法，所以业界才会⼀直坚持到现在。
那么是怎样缩⼩的呢？物理原理是恒定电场，因为晶体管的物理学通俗的说，是电场决定的，所以只要电场不变，晶体管的模型就不需要改变，这种⽅式被证明效果最佳，被称为Dennard Scaling，提出者是IBM。
电场等于电压除以尺⼨。既然要缩⼩尺⼨，就要等⽐降低电压。
如何缩⼩尺⼨？简单粗暴：将⾯积缩⼩到原来的⼀半就好了。⾯积等于尺⼨的平⽅，因此尺⼨就缩⼩⼤约0.7。如果看⼀下晶体管技术节点的数字：
130nm、90nm、 65nm、 45nm、 32nm、 22nm、 14nm、 10nm、 7nm (5nm)
会发现是⼀个⼤约为0.7为⽐的等⽐数列，就是这个原因。当然，前⾯说过，在现在，这只是⼀个命名的习惯，跟实际尺⼨已经有差距了。
为什么节点的数字不能等同于晶体管的实际尺⼨？
10万左右的车哪款好第⼆个问题，为什么现在的技术节点不再直接反应晶体管的尺⼨呢？
原因也很简单，因为⽆法做到这个程度的缩⼩了。有三个原因是主要的：
⾸先，原⼦尺度的计量单位是安，为0.1nm。
10nm的沟道长度，也就只有不到100个硅原⼦⽽已。晶体管本来的物理模型这样的：⽤量⼦⼒学的能带论计算电⼦的分布，但是⽤经典的电流理论计算电⼦的输运。电⼦在分布确定之后，仍然被当作⼀个粒⼦来对待，⽽不是考虑它的量⼦效应。因为尺⼨⼤，所以不需要。但是越⼩，就越不⾏了，就需要考虑各种复杂的物理效应，晶体管的电流模型也不再适⽤。
其次，即使⽤经典的模型，性能上也出了问题，这个叫做短沟道效应，其效果是损害晶体管的性能。健身教练证书
短沟道效应其实很好理解，通俗地讲，晶体管是⼀个三个端⼝的开关。前⾯已经说过，其⼯作原理是把电⼦从⼀端(源端）弄到另⼀端(漏端），这是通过沟道进⾏的，另外还有⼀个端⼝（栅端）的作⽤是，决定这条沟道是打开的，还是关闭的。这些操作都是通过在端⼝上加上特定的电压来完成的。
晶体管性能依赖的⼀点是，必须要打得开，也要关得紧。短沟道器件，打得开没问题，但是关不紧，原因就是尺⼨太⼩，内部有很多电场上的互相⼲扰，以前都是可以忽略不计的，现在则会导致栅端的电场不能够发挥全部的作⽤，因此关不紧。关不紧的后果就是有漏电流，简单地说就是不需要、浪费
的电流。
关不紧。关不紧的后果就是有漏电流，简单地说就是不需要、浪费的电流。
这部分电流可不能⼩看，因为此时晶体管是在休息，没有做任何事情，却在⽩⽩地耗电。⽬前，集成电路中的这部分漏电流导致的能耗，已经占到了总能耗的接近半数，所以也是⽬前晶体管设计和电路设计的⼀个最主要的⽬标。
最后，制造⼯艺也越来越难做到那么⼩的尺⼨了。
初一数学期末试卷决定制造⼯艺的最⼩尺⼨的东西，叫做光刻机。它的功能是，把预先印制好的电路设计，像洗照⽚⼀样洗到晶⽚表⾯上去，在我看来就是⼀种bug级的存在，因为吞吐率⾮常地⾼。否则那么复杂的集成电路，如何才能制造出来呢？⽐如英特尔的奔腾4处理器，据说需要30多还是40多张不同的设计模板，先后不断地曝光，才能完成整个处理器的设计的印制。
但是光刻机，顾名思义，是⽤光的，当然不是可见光，但总之是光。
⽽稍有常识就会知道，所有⽤光的东西，都有⼀个本质的问题，就是衍射。光刻机不例外。
因为这个问题的制约，任何⼀台光刻机所能刻制的最⼩尺⼨，基本上与它所⽤的光源的波长成正⽐。波长越⼩，尺⼨也就越⼩，这个道理是很简单的。
⽬前的主流⽣产⼯艺采⽤荷兰艾斯摩尔⽣产的步进式光刻机，所使⽤的光源是193nm的氟化氩(ArF)分⼦振荡器（这个名称记不清了）产⽣的，被⽤于最精细的尺⼨的光刻步骤。
相⽐之下，⽬前的最⼩量产的晶体管尺⼨是20nm (14nm node)，已经有了10倍以上的差距。
有⼈问为何没有衍射效应呢？答案是业界⼗多年来在光刻技术上投⼊了巨资，先后开发了各种魔改级别的暴⼒技术，诸如浸⼊式光刻（把光程放在某种液体⾥，因为光的折射率更⾼，⽽最⼩尺⼨反⽐于折射率）、相位掩模（通过180度反向的⽅式来让产⽣的衍射互相抵消，提⾼精确度），等等，可歌可泣，就这样⼀直撑到了现在，⽀持了60nm以来的所有技术节点的进步。
那⼜有⼈问，为何不⽤更⼩波长的光源呢？答案是，⼯艺上暂时做不到。
是的，⾼端光刻机的光源，是世界级的⼯业难题。
以上就是⽬前主流的深紫外曝光技术(DUV)。业界普遍认为，7nm技术节点是它的极限了，甚⾄7nm都不⼀定能够做到量产。下⼀代技术仍然在开发之中，被称为极紫外(EUV)，其光源降到了13nm。但是别⾼兴地太早，因为在这个波长，已经没有合适地介质可以⽤来折射光，构成必须的光路了，因此这个技术⾥⾯的光学设计，全部是反射，⽽在如此⾼的精度下，设计如此复杂的反射光路，本⾝就是难以想象的技术难题。
这还不算（已经能克服了），最难的还是光源，虽然可以产⽣所需的光线，但是强度远低于⼯业⽣产的需求，造成EUV 光刻机的晶圆产量达不到要求，换⾔之拿来⽤就会赔本。⼀台这种机器，就是上亿美元。所以EUV还属于未来。
有以上三个原因，其实很早开始就导致晶体管的尺⼨缩⼩进⼊了深⽔区，越来越难，到了22nm之后，已经⽆法做⼤按⽐例缩⼩了，因此就没有再追求⼀定要缩⼩，反⽽是采⽤了更加优化的晶体管设计，配合上CPU架构上的多核多线程等⼀系列技术，继续为消费者提供相当于更新换代了的产品性能。
因为这个原因，技术节点的数字仍然在缩⼩，但是已然不再等同于晶体管的尺⼨，⽽是代表⼀系列构成这个技术节点的指标的技术和⼯艺的总和。
晶体管缩⼩过程中⾯对的问题
第三个问题，技术节点的缩⼩过程中，晶体管的设计是怎样发展的。
⾸先搞清楚，晶体管设计的思路是什么。主要的⽆⾮两点：第⼀提升开关响应度，第⼆降低漏电流。
为了讲清楚这个问题，最好的⽅法是看图。晶体管物理的图，基本上搞清楚⼀张就⾜够了，就是漏电流-栅电压的关系图，⽐如下⾯这种：
横轴代表栅电压，纵轴代表漏电流，并且纵轴⼀般是对数坐标。
前⾯说过，栅电压控制晶体管的开关。可以看出，最好的晶体管，是那种能够在很⼩的栅电压变化内，⼀下⼦就从完全关闭（漏电流为0），变成完全打开（漏电流达到饱和值），也就是虚线。这个性质有多⽅⾯的好处，接下来再说。家长对教师节祝福语大全
显然这种晶体管不存在于这个星球上。原因是，在经典的晶体管物理理论下，衡量这个开关响应能⼒的标准，叫做Subthreshold Swing(SS，不是党卫军...），有⼀个极限值，约为60，背后的原因就不细说了。
英特尔的数据上，最新的14nm晶体管，这个数值⼤概是70左右（越低越好）。
并且，降低这个值，和降低漏电流、提升⼯作电流（提⾼速度）、降低功耗等要求，是等同的，因为这个值越低，在同样的电压下，漏电流就越低。⽽为了达到同样的⼯作电流，需要的电压就越低，这样等同于降低了功耗。所以说这个值是晶体管设计⾥⾯最重要的指标，不过分。
围绕这个指标，以及背后的晶体管性能设计的⼏个⽬标，⼤家都做了哪些事情呢？
先看⼯业界，毕竟实践是检验真理的唯⼀标准。下⾯是我的记忆，和节点的对应不⼀定完全准确，但具体的描述应该没错：
65nm 引⼊Ge strained的沟道。
strain我不知道如何翻译成中⽂词汇，但是其原理是通过在适当的地⽅掺杂⼀点点的锗到硅⾥⾯去，锗和硅的晶格常数不同，因此会导致硅的晶格形状改变，⽽根据能带论，这个改变可以在沟道的⽅向上提⾼电⼦的迁移率，⽽迁移率⾼，就会提⾼晶体管的⼯作电流。⽽在实际中，⼈们发现，这种⽅法对于空⽳型沟道的晶体管(pmos)，⽐对电⼦型沟道的晶体管(nmos)，更加有效。
⾥程碑的突破，45nm引⼊⾼K值的绝缘层
45nm 引⼊了⾼k值绝缘层/⾦属栅极的配置。
这个也是⼀个⾥程碑的成果，我在念书的时候曾经有⼀位帮他搬过砖的教授，当年是在英特尔开发了这项技术的团队的主要成员之⼀，因此对这⼀点提的特别多，⽿濡⽬染就记住了。
这是两项技术，但其实都是为了解决同⼀个问题：在很⼩的尺⼨下，如何保证栅极有效的⼯作。
前⾯没有细说晶体管的结构，下⾯补⼀张图：
这是⼀个最基本的晶体管的结构⽰意图，现在的晶体管早就不长这样了，但是任何半导体物理都是从这⼉开始讲起的，所以这是“标配版”的晶体管，⼜被称为体硅(bulk)晶体管。
gate就是栅。
其中有⼀个oxide，绝缘层，前⾯没有提到，但是却是晶体管所有的构件中，最关键的⼀个。它的作⽤是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进⾏的，电场的产⽣⼜是通过在栅极上加⼀定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关？早就漏了。
所以需要绝缘层。为什么叫oxide(or "dielectric")⽽不叫insulator呢？因为最早的绝缘层就是和硅⾮常⾃然地共处的⼆氧化硅，其相对介电常数（衡量绝缘性的，越⾼，对晶体管性能来说，越好）约是3.9。⼀个好的绝缘层是晶体管的⽣命线，这个“好”的定义在这⾥不多说了，但是要说明，硅天然就具有这么⼀个性能超级好的绝缘层，对于半导体⼯业来说，是⼀件有历史意义的幸运的事情。有⼈曾经感慨，说上帝都在帮助⼈类发明集成电路，⾸先给了那么多的沙⼦（硅晶圆的原料），⼜给了⼀个完美的⾃然绝缘层。所以⾄今，硅极其难被取代，⼀个重要原因就是，作为制造晶体管的材料，其综合性能太完美了。
⼆氧化硅虽好，在尺⼨缩⼩到⼀定限度时，也出现了问题。别忘了缩⼩的过程中，电场强度是保持不变的，在这样的情况下，从能带的⾓度看，因为电⼦的波动性，如果绝缘层很窄很窄的话，那么有⼀定的⼏率电⼦会发⽣隧穿效应⽽越过绝缘层的能带势垒，产⽣漏电流。可以想象为穿过⼀堵⽐⾃⼰⾼的墙。这个电流的⼤⼩和绝缘层的厚度，以及绝缘层
的“势垒⾼度”，成负相关。因此厚度越⼩，势垒越低，这个漏电流越⼤，对晶体管越不利。
但是在另⼀⽅⾯，晶体管的开关性能、⼯作电流等等，都需要拥有⼀个很⼤的绝缘层电容。实际上，如果这个电容⽆限⼤的话，那么就会达到理想化的60的那个SS指标。这⾥说的电容都是指单位⾯积的电容。这个电容等于介电常数除以绝缘层的厚度。显然，厚度越⼩，介电常数越⼤，对晶体管越有利。
那么可以看出，这⾥已经出现了⼀对设计⽬标上的⽭盾，那就是绝缘层的厚度要不要继续缩⼩。实际上在这个节点之前，⼆氧化硅已经缩⼩到了不到两个纳⽶的厚度，也就是⼗⼏个原⼦层的厚度，漏电流的问题已经取代了性能的问题，成为头号⼤敌。
于是聪明绝顶的⼈类开始想办法。⼈类很贪⼼的，既不愿意放弃⼤电容的性能增强，⼜不愿意冒漏电的风险。于是⼈类说，如果有⼀种材料，介电常数很⾼，同时能带势垒也很⾼，那么是不是就可以在厚度不缩⼩的情况下（保护漏电流），继续提升电容（提⾼开关性能）呢？
于是⼤家就开始，⽤⼏乎暴⼒的⽅法，了许多种奇奇怪怪的材料，终于最后经过验证，确定使⽤⼀种名为HfO2的材料。这个元素我以前听都没有听过，中⽂念什么我都说不上来。就是这么⽜。这个就叫做high-k，这⾥的k是相对介电常数（相对于⼆氧化硅的⽽⾔）。
尹正整容当然，这个⼯艺的复杂程度，远远超过这⾥描述的这么简单。具备high-k性质的材料很多，但是最终被采⽤的材料，⼀定要具备许多优秀的电学性质，因为⼆氧化硅真的是⼀项⾮常完美的晶体管绝缘层材料，⽽且制造⼯艺流程和集成电路的其它制造步骤可以⽅便地整合，所以到这样⼀项各⽅⾯都符合半导体⼯艺制造的要求的⾼性能绝缘层材料，是⼀件了不起的⼯程成就。
⾄于⾦属栅，是与high-k配套的⼀项技术。在晶体管的最早期，栅极是⽤铝制作，后来经过发展，改⽤重掺杂多晶硅制作，因为⼯艺简单，性能好。到了high-k这⾥，⼤家发现，high-k材料有两个副作⽤，
⼀是会莫名其妙地降低⼯作电流，⼆是会改变晶体管的阈值电压。阈值电压就是把晶体管的沟道打开所需要的最⼩电压值，这个值是⾮常重要的晶体管参数。
这个原理不细说了，主要原因是，high-k材料会降低沟内的道载流⼦迁移率，并且影响在界⾯上的费⽶能级的位置。载流⼦迁移率越低，⼯作电流就越低，⽽所谓的费⽶能级，是从能带论的图像上来解释半导体电⼦分布的⼀种分析⽅法，简单地说，它的位置会影响晶体管的阈值电压。这两个问题的产⽣，都和high-k材料内部的偶极⼦分布有关。偶极⼦是⼀端正电荷⼀端负电荷的⼀对电荷系统，可以随着外加电场的⽅向⽽改变⾃⼰的分布，high-k材料的介电常数之所以⾼的原因，就跟内部的偶极⼦有很⼤关系。所以这是⼀把双刃剑。

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