7系列FPGA上电配置流程
7系列FPGA上电配置流程
企退养老金⼀、FPGA配置引脚说明
1、CFGBVS
如果VCCO0连接⾄2.5V或3.3V，CFGBVS连接⾄VCCO0。
如果VCCO0连接⾄1.5V或1.8V，CFGBVS连接⾄GND。
建议bank0、bank14、bank15的VCCO电压⼀致，避免出现I/O Transition at the End of Startup（建议按照下表进⾏配置）
2、M[2:0]
模式配置引脚，按照下表进⾏选择。
3、PROGRAM_B（input）花千骨杀阡陌结局
低电平有效，为低时，配置信息被清空，将配置过程重新进⾏。上电时保持PROGRAM_B为低电平不会使FPGA配置保持复位状态。⽽是使⽤INIT_B来延迟上电配置序列。
4、INIT_B（inout）蒹葭苍苍怎么读
FPGA处于配置复位状态，FPGA正在初始化（清除）其配置存储器时，或者当FPGA检测到配置错误时，FPGA将此引脚驱动为低电平。在上电期间，INIT_B可以在外部保持低电平，以在初始化过程结
束时停⽌上电配置序列。当初始化过程后在INIT_B输⼊检测到⾼电平
时，FPGA继续执⾏M [2：0]引脚设置所指⽰的配置序列的其余部分。
5、VCCBATT
VCCBATT是FPGA内部易失性存储器的电池备⽤电源，⽤于存储AES解密器的密钥。如果不要求使⽤易失性密钥存储区中的解密密钥，请将此引脚连接到GND或VCCAUX。
⼆、使⽤EMCCLK引脚，全速加载程序
由于CCLK引脚存在容差，因此可以使⽤⽐CCLK更精准的时钟EMCCLK引脚。使能该功能时需要如下步骤：
1、使能ExtMasterCclk_en⽐特流⽣成选项
2、定义EMCCLK⽬标电压。Bank 14有另⼀个定义了IOSTANDARD的引脚。 在BANK14上定义的电压⾃动应⽤于EMCCLK。使⽤BITSTREAM.CONFIG.EXTMASTERCCLK_EN属性在Vivado中设置ExMasterCclk_en选项
三、FPGA加载时序
郑爽为什么被踢出娱乐圈
上电时序图
上电时序图
上电配置流程
其配置过程分解为8个步骤。
1、上电
7系列器件需要为VCCO_0，VCCAUX，VCCBRAM和VCCINT引脚供电。上电时，VCCINT电源引脚必须提供1.0V或0.9V（适⽤于-
2L）电源。 在JTAG模式下，除VCCO_0之外的任何I / O电源都不需要为7系列FPGA配置供电。 当选择使⽤多功能引脚的配置模式（即串⾏，主BPI，SPI，SelectMAP）时，还必须提供VCCO_14，VCCO_15或两者。上电后，可以通过将PROGRAM_B引脚切换为低电平来重新配置。
应⽤：此步可以⽤来使⽤看门狗电路重新加载FPGA，亦或通过其他器件（DSP、CPLD等）对FPGA重新加载的控制。
2、清除配置内存
在器件上电后，PROGRAM_B引脚脉冲为低电平，使⽤JTAG JPROGRAM指令或IPROG命令后，或在回退重试配置序列期间，配置存储器将被顺序清零。 块RAM被复位到其初始状态，并且通过断⾔全局置位复位（GSR）重新初始化触发器。 在此期间，除少数配置输出引脚外，通过使⽤全局三态（GTS）将I / O置于⾼阻态，如果PUDC_B为低电平，则内部上拉。 INIT_B在初始化期间内部驱动为低电平，然后在TPOR之后⽤于上电情况，⽽TPL⽤于其他情况。 如果INIT_B引脚从外部保持为低电平，器件将在初始化过程中等待，直到引脚被释放，并且满⾜TPOR或TPL延迟。
3、采样M2:0引脚
当INIT_B引脚为⾼电平时，器件对M [2：0]模式引脚进⾏采样，如果处于主模式，则开始驱动CCLK。 此时，器件开始在配置时钟的上升沿对配置数据输⼊引脚进⾏采样。 对于BPI和SelectMAP模式，总线宽度最初为x8，状态寄存器反映了这⼀点。 在总线宽度检测序列之后，状态寄存器被更新。 仅在通过重新上下电或PROGRAM_B的置位进⾏重新配置时，才会再次对模式引脚进⾏采样。
4、同步
对于BPI，Slave SelectMAP和Master SelectMAP模式，必须⾸先检测总线宽度。 从串⾏，主串⾏，SPI和JTAG模式忽略总线宽度检测模式。 然后必须将特殊的32位同步字（0xAA995566）发送到配置逻辑。 同步字警告设备即将到来的配置数据，并将配置数据与内部配置逻辑对齐。 除“总线宽度⾃动检测”序列外，忽略同步前配置输⼊引脚上的任何数据。 同步对⼤多数⽤户是透明的，因为⼯具⽣成的所有配置⽐特流（BIT⽂件）都包括总线宽度检测模式和同步字。
同步检测信号
5、检查设备ID
设备同步后，必须先通过设备ID检查才能加载配置数据帧。这可以防⽌使⽤为不同设备格式化的⽐特流进⾏配置。 如果在配置期间发⽣ID 错误，则设备会尝试执⾏回退重新配置。设备ID检查内置于⽐特流中，使此步骤对⼤多数设计⼈员⽽⾔都是透明的。器件ID检查通过⽐特流中的命令执⾏到配置逻辑，⽽不是通过JTAG IDCODE寄存器执⾏。
ID注解
6、加载数据
加载同步字并检查设备ID后，将加载配置数据帧。此过程对⼤多数⽤户是透明的。
7、循环冗余校验
偏旁部首名称大全当加载配置数据帧时，设备从配置数据包计算循环冗余校验（CRC）值。 加载配置数据帧后，配置⽐特流可以向设备发出校验CRC指令，然后是预期的CRC值。 如果设备计算的CRC值与⽐特流中的预期CRC值不匹配，则设备将INIT_B拉低并中⽌配置。 CRC校验默认包含在配置⽐特流中。
对于加密⽐特流（当BITSTREAM.ENCRYPTION.ENCRYPT属性为是时），禁⽤CRC校验，⽽HMAC验证加密的⽐特流数据。 ⽐特流数据中的错误在BOOTSTS寄存器中报告为HMAC错误。
如果在配置为FPGA为配置主机的模式期间发⽣CRC错误，则设备可以尝试进⾏回退重配置。 在BPI和SPI模式下，如果回退重新配置再次失败，则BPI / SPI接⼝只能通过脉冲PROGRAM_B引脚重新同步，并从头开始重新启动配置过程。 JTAG接⼝仍然响应，设备仍处于活动状态，只有BPI / SPI接⼝⽆法运⾏。
预警级别颜四级顺序
7系列器件使⽤32位CRC校验。 CRC校验旨在捕获传输配置⽐特流时的错误。 存在这样的情况：CRC校验可能错过传输配置⽐特流的错误：某些时钟错误（例如双时钟）可能导致32位⽐特流分组与配置逻辑之间的同步丢失。 同步丢失后，不理解任何后续命令，包括检查CRC的命令。 在这种情况下，配置因DONE Low和INIT_B High⽽失败，因为CRC被忽略。 在BPI模式异步读取中，地址计数器最终溢出或下溢以导致环绕，从⽽触发回退重新配置。 BPI同步读取模式不⽀持环绕错误条件。
8、启动
加载配置帧后，⽐特流指⽰设备进⼊启动序列。 启动序列由8相（0-7阶段）顺序状态机控制。 启动顺控程序执⾏下表中列出的任务。每个启动事件的特定阶段是⽤户可编程的。
可以强制启动序列等待MMCM锁定或使DCI与适当的选项匹配。 这些选项通常设置为在MMCM锁定和/或DCI匹配之前阻⽌DONE，GTS 和GWE被置位（阻⽌设备操作）。
DONE信号由启动定序器在⽤户指⽰的周期中释放，但启动定序器不会继续，直到DONE引脚实际看到逻辑⾼电平。 DONE引脚是开漏双向信号。 通过释放DONE引脚，器件停⽌驱动逻辑低电平，并通过内部上拉电阻上拉引脚。 默认情况下，DONE_PIPE被使能，以在DONE引脚和配置逻辑之间添加寄存器。
与启动序列发⽣器有关的信号
与启动序列发⽣器有关的信号时序
默认情况下，在启动的第4阶段释放DONE，并启⽤DONE_PIPE以添加⼀个额外的延迟时钟周期。 DONE表⽰配置已完成且所有数据已加载，但需要应⽤⼀些额外的时钟周期以确保启动顺序正确完成到第7阶段，即启动结束。 DONE为24后，所需时钟周期的保守数字; 这将解释最常见的⽤例。 ⽐特流选项LCK_cycle或Match_cycle将添加未定义的额外数量的时钟周期。
在Spartan-7，Artix-7和Kintex-7系列中，如果bank的VCCO为1.8V或更低，那么在I / O bank上有多功能配置引脚，并且该bank上的引脚是 低或浮动，然后输⼊可能在配置启动期间有0-1-0过渡到互连逻
辑。 由于此转换发⽣在GWE启⽤内部逻辑之后，因此可能会在配置后影响设备的内部状态。 在EOS（启动结束）之后，转换发⽣⼀个CFGCLK。 为避免这种转换，将VCCO_14和VCCO_15设置为2.5V或3.3V，或者将引脚驱动为外部⾼电平（见表5-13）。 否则，逻辑应设计为忽略这些受影响的输⼊信号，直到在EOS上升沿之后的⼀个CFGCLK之后⾄少200 ns。 可以使⽤STARTUPE2监视CFGCLK和EOS。
四、配置⽂件格式

版权声明：本站内容均来自互联网，仅供演示用，请勿用于商业和其他非法用途。如果侵犯了您的权益请与我们联系QQ:729038198，我们将在24小时内删除。